번호

RFP명

과제

성격

개발기간

‘24년

출연금

주관기관

과제

유형

기술료 징수여부

자율성트랙

특이

사항

1

첨단 패키징 초격차 실현을 위한 글로벌 기술협력

품목(핵심)

33

500

비영리

원천기술

비징수

지정

총괄

2

Glass Interposer 기반 2.5D 고속 인터페이스 개발

품목(핵심)

33

1,930

제한없음

원천기술

징수

지정

국제

공동

3

잉크젯 프린터를 이용한 저가형 유기 RDL 인터포저 기술

품목(핵심)

33

1,930

제한없음

원천기술

징수

지정

국제

공동

4

2.XD 고성능 시스템 반도체용 고밀도 인터포저 및 브릿지 다이 기술개발

품목(핵심)

33

1,930

제한없음

원천기술

징수

지정

국제

공동

5

전기화학 식각 기술 기반 하이브리드 본딩 패드 디싱 제어 및 CMP 하이브리드 연마 기술 개발

품목(핵심)

33

1,930

제한없음

원천기술

징수

지정

국제

공동

6

3D Multi Die의 이종접합 패키지구조에서 열적-기계적-전기적 변형에 대한 해석 기술 개발

품목(핵심)

33

1,930

제한없음

원천기술

징수

지정

국제

공동

7

첨단패키지 패턴 결함 분석장비용 핵심 센싱 기술 및 고신뢰 AI 알고리즘 개발

품목(핵심)

33

1,930

제한없음

원천기술

비징수

지정

국제

공동

8

고품질 하이브리드 본딩을 위한 세정 기술과 표면 분석 기술 개발

품목(핵심)

33

1,930

제한없음

원천기술

징수

지정

국제

공동

9

Advanced 2.5/3.0D Packaging을 위한 이종 소자간 ∼1㎛ 분해능, 실시간 계측이 가능한 다목적 홀로그램 3차원 검사설비 개발

품목(핵심)

33

1,930

제한없음

혁신제품

징수

지정

국제

공동

10

2.5D 패키징용 캐리어 웨이퍼 Laser lift Off 공정용 UV Laser 소스 및 디본딩 시스템 개발

품목(핵심)

33

1,930

제한없음

혁신제품

징수

지정

국제

공동

11

패키지 신뢰성 향상 및 손상원인 규명을 위한 실시간/실환경 분석기술 개발

품목(핵심)

33

1,930

제한없음

원천기술

징수

지정

국제

공동

품목번호

수출연계-품목-01

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

국내 팹리스 해외진출을 위한 美-中 R&BD 플랫폼 구축

품목코드

(HSK10)

류

호

소호

통계부호

8

5

4

2

9

0

1

0

0

0

(TRL : 해당없음)

1. 개념 및 개발내용

□ 개념

ㅇ 미국, 중국 內 시스템반도체 분야 현지 R&D수요를 발굴하고, R&D 수행과 관련된 성능검증 및 데모보드 제작 지원, 마케팅 지원을 위한 전문가 협의체를 구성하여 국내 시스템반도체 기업의 시장 진출 지원

ㅇ 국내 시스템반도체 분야(팹리스, IP, 디자인하우스) 기업이 미국, 중국 시장 진출을 위한 R&BD 플랫폼으로 R&D 수행 지원(네트워크, 기술동향 등) 및 기업 사무공간, 법률 자문 등 현지 사업화를 위한 기업 지원

□ 개발내용

ㅇ (미국) R&D수요 발굴, 개발과제결과 성능검증 지원 및 사업화 연계 등 단계별 목표 실행계획 수립 및 운영, 국내 기업이 활용 가능한 사무공간 구축

ㅇ (중국) 심천/상해 거점을 고도화하여 R&D 수요 발굴, 수요연계지원, 개별 수출연계 지원 등을 포함해 설계-생산-인증-납품까지 전주기 지원 체계 마련

ㅇ 미국/중국 R&BD플랫폼 세부 역할

- R&D 제품의 성능 검증 지원(측정/계측/검증 등)과 현지 시장이 요구하는 인증관련 지원 및 수요기업향 데모보드 제작지원

- 현지 시장의 시스템반도체 Needs를 발굴하여 신규 R&D품목 제안

- 현지 전문가 중심의 자문 그룹 협의체를 구성 기술 자문

- 개발 완료 제품 대상 수요기업 대상 로드쇼 및 제품 홍보 기회 발굴

- 사무공간 제공 및 법인 설립지원, 인력채용 지원 등

- 현지 시스템반도체 분야 전문 전시회 참여를 통한 마케팅 지원 등

- 국내 기업 대상 미국/중국 시스템반도체 시장 정보 제공

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 국내 시스템반도체 기업이 글로벌 반도체 최대 시장인 중국·미국 시장 진출을 지원하여 기술경쟁력을 강화 및 시장 점유율 확대를 통해 시스템반도체 글로벌 시장 점유율 강화

- 미국의 경우 인공지능 반도체를 포함하여 HPC 분야 최대 시장이며, 중국은 다양한 Middle-low end급 시스템반도체 수요시장으로 국내 기업에게는 기회의 시장임

ㅇ (기술적 측면) 시스템반도체의 경우 맞춤형 수요 기반의 주문형 반도체로 전방 수요기업의 기술 요구사항을 빠르게 파악하고 개발하여 납품하는 것이 1차 경쟁력

- 해외 경쟁 기업 대비 열악한 국내 기업을 위해 ‘설계-생산-인증-납품’까지 전주기에 걸쳐 기술적으로 기업을 지원할 수 있는 R&BD 플랫폼을 구축하고 체계화

ㅇ (시장적 측면) 22년 시스템반도체 시장은 3,667억 달러 규모이며, ‘26년 4,281억 달러로 연평균 4% 내외 성장이 예상됨으로 국내 기업의 해외시장 진출 및 점유율 확대를 위해서는 개발과 사업화로 이어지는 매개체 필요

ㅇ (사회적 측면) 제한된 내수시장의 한계로 국내 시스템반도체 산업 기술 경쟁력을 확보하기 위해서는 해외시장 진출은 선택이 아닌 필수이며, 국내 시스템반도체 기업의 해외진출을 통해 시스템반도체 수출 증대 및 매출 성장을 위해 지원 필요

□ 활용분야

ㅇ 국내 시스템반도체 분야 기업(팹리스, IP Vendor, 디자인하우스 등)

3. 지원기간/예산/추진체계

ㅇ 기간 : 57개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 5차년도 : 각각 12개월)

(1단계 33개월, 2단계 24개월)

ㅇ 정부지원연구개발비 : ‘24년 30억원 이내(총 정부출연금 150억원 이내)

ㅇ 주관연구개발기관 : 비영리기관

ㅇ 기술료 징수여부 : 비징수

품목번호

수출연계-품목-02

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

ISO 26262 지원 가능한 모빌리티용 네트워크 프로세서 SoC 설계 기술 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

7

0

8

9

9

9

0

0

0

(TRL : [시작] 5단계 〜 [종료] 7단계)

1. 개념 및 개발내용

□ 개념

ㅇ ISO 26262 기능안전 (functional safety) 요구사항을 지원하며, Ethernet 패킷 가속기 내장을 통해 실시간 고속 패킷 처리가 가능한 모빌리티용 네트워크 프로세서 SoC 설계 기술 개발

□ 개발내용

ㅇ 고속 네트워크 패킷 처리를 위한 Ethernet 패킷 가속기 IP 개발

- 실시간 고속 패킷 처리를 위한 스위칭/라우팅 기능 지원

- 고속 Shared Memory 방식 스위치 패브릭 개발

ㅇ Ethernet MAC 인터페이스 지원

- IEEE802.3-2015 표준을 만족하는 Ethernet MAC과의 인터페이스 지원

- 다수의 Ethernet 포트에 대한 확장성 지원

ㅇ 모빌리티 응용을 위한 기능안전 지원

- ISO 26262 기능안전 기반 ASIL 요구사항 지원

ㅇ 네트워크 프로세서 SoC 개발

- Real-time Processor Core 및 Ethernet 패킷 가속기 IP를 내장하여 스위칭/라우팅 및 패킷의 품질 보장이 가능한 모빌리티용 네트워크 프로세서 SoC 개발

- PCIe, DDR, USB 등 다양한 인터페이스 지원

ㅇ 개발 제품의 해외시장 상용화 전략

- R&BD플랫폼과 연계한 미국시장 진출방안 제시

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 반도체 초강대국 달성 전략(`22), 차량용 반도체 단기 수급 대응 및 산업역량 강화 전략(`21), 등의 주요 정책 및 구체적인 전략과 함께 차량용 반도체 개발/내재화를 위한 정부 주도의 적극적인 투자가 진행 중임

ㅇ (기술적 측면) 입력 포트당 매우 높은 대역폭을 요구하며, 수백 Gbps급 스위치 패브릭 속도를 안정적으로 지원해야 하는 차량용 네트워크 프로세서 SoC는 기술적 개발 난이도가 매우 높은 기술임

ㅇ (시장적 측면) 시장 조사 기관 MarketandMarket에 따르면 글로벌 차량용 네트워크 시장은 ‘21년 13억8700만 달러에서 ’27년 26억2700만 달러 규모로 성장할 전망이며, OTA/V2X 등 기능 지원을 위해 차량용 네트워크 프로세서가 필수적으로 요구됨

ㅇ (사회적 측면) 차량용 반도체 수급난을 대응하기 위한 안정적인 국내 공급망을 확보/구축하고, 향후 산업 위기에 선제적으로 대응하여 글로벌 차량 제조 기업의 수요가 매우 크며, 로봇, 가전 등 다양한 분야로 확장 응용이 가능한 핵심기술 및 반도체의 기술 내재화가 필요함

□ 활용 분야

ㅇ 전기차, 자율주행차 등 모빌리티 응용분야를 비롯한 로봇, 스마트팩토리 등 다양한 분야에 활용 가능

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 3차년도: 각각 12개월)

ㅇ 정부지원연구개발비 : ‘24년 12억원 이내(총 정부출연금 36억원 이내)

ㅇ 주관연구개발기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

품목번호

수출연계-품목-03

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 ■ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

대규모 AI 모델 가속을 위한 반도체 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

5

4

2

3

1

4

0

0

0

(TRL : [시작] 5단계 〜 [종료] 7단계)

1. 개념 및 개발내용

□ 개념

ㅇ 단일 반도체/시스템 수준의 대규모 AI 모델 구동 성능을 넘어, 실제 운용 환경에서의 다양한 요소(HW/SW/시스템 구성, 서비스 환경, 등)들을 고려한 설계/최적화를 통해 다양한 대규모 AI 모델을 최고 성능과 전력 효율로 구동(추론)할 수 있는 반도체 및 SDK(Software Development Kit) 개발

□ 개발내용

ㅇ 다중 NPU(Neural Processing Unit) 환경에서 대규모 AI 모델의 최적 구동을 위한 NPU 아키텍처 설계 및 최적화 개발

ㅇ 시스템 수준 대규모 AI 모델 구동 시, 시스템 병목/유휴 분석을 위한 플랫폼 개발

ㅇ S/W 구동 환경에서 대규모 AI 모델의 최적 구동을 위한 NPU 설계 및 운용 S/W 상호 최적화 개발

- 대규모 AI 모델의 최적 구동을 위한 다중 NPU 간의 Scheduling 기술 개발

ㅇ 시스템 수준 대규모 AI 모델 구동에 최적화된 모델/데이터 경량화 기술 개발 및 경량 모델의 최적 구동을 위한 NPU 설계

ㅇ NPU 및 대규모 AI 모델 최적 구동을 위한 SoC 아키텍처 설계 및 개발

- 고용량/고대역폭 메모리 제어기 통합 SoC 개발

- Chip-to-Chip/Card-to-Card 고속 통신 인터페이스 통합 SoC 개발

ㅇ NPU 반도체 통합 모듈 개발 및 발열/소모전력 최적화 기술 개발

ㅇ 개발 NPU 탑재 시스템 구성 및 대규모 AI 모델 실증 평가

- 시스템 구성 및 S/W 탑재 평가

ㅇ 개발 제품의 해외시장 상용화 전략

- R&BD플랫폼과 연계한 미국시장 진출방안 제시

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 세계적 경쟁력 확보 및 국내 반도체 산업의 시장 점유율을 높이기 위해, 기술 경쟁력을 선도할 수 있는 기술 개발이 필수적임. 또한, 시스템 구축을 위한 AI 반도체는 국가전략기술 및 시스템 반도체 선도국 도약을 위한 생태계 강화 이행 전략 등 국가 주요 정책으로 적극 추진하고 있는 핵심 기술임

ㅇ (기술적 측면) 단일 디바이스에서의 엣지향 AI 반도체와 다르게, 시스템 내의 AI 반도체는 시스템 전반의 대규모 복합 환경 및 S/W와의 상호 구동을 고려 및 최적화해야 하는 초고난도 기술임

ㅇ (시장적 측면) `26년 50조 이상의 대규모 성장이 전망되는 시스템용 AI 반도체 시장을 선점하기 위한 국가/기업 간의 경쟁이 매우 치열한 가운데, 우위를 가져가기 위한 국내만의 차별적인 기술/성능 우수성 및 경쟁력 확보가 시급함

ㅇ (사회적 측면) AI 서비스 활성화로 인해 시스템 구축/운용 비용이 급격하게 증가하고 에너지 소모 이슈가 심각해짐에 따라 이를 개선하기 위해서는 저전력/고효율 AI 반도체 개발/적용이 필수적임

□ 활용분야

ㅇ 대형 시스템 탑재 및 대규모 AI 서비스 활용

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 3차년도: 각각 12개월)

ㅇ 정부지원연구개발비 : ‘24년 13억원 이내(총 정부출연금 39억원 이내)

ㅇ 주관연구개발기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

ㅇ 기타 : 해외기관 참여 필수

품목번호

수출연계-품목-04

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

고신뢰 기능안전을 지원하는 RISC-V 기반 MCU 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

7

0

8

9

9

9

0

0

0

(TRL : [시작] 5단계 〜 [종료] 7단계)

1. 개념 및 개발내용

□ 개념

ㅇ CPU 라이센스 비용이 없는 RISC-V를 활용하여 차량에서 범용적으로 사용하기 위한 MCU(Micro Controller Unit) SoC 및 SDK(Software Development Kit)의 개발과 함께 기능안전을 준수하고 저전력으로 구동하는 MCU SoC/ SW 설계 및 반도체 개발

□ 개발내용

ㅇ RISC-V 기반 범용 MCU SoC 개발

- ECC Protection 기능 지원 메모리(Flash/SRAM) 및 멀티채널 DMA 통합 SoC 개발

- 다양한 통신 지원 및 센서 연결을 위한 인터페이스 통합 SoC 개발

- 기능안전 준수를 위한 SoC 설계

- HSM(Hardware Security Module) 통합 SoC 설계

- Low Power 동작을 위한 관리 모듈 설계 및 SoC 통합

ㅇ 고신뢰성 품질을 만족하는 MCU 반도체 개발 및 검증

- Low Power 동작을 위한 RTL 및 ASIC Front/Back-end 설계

ㅇ RISC-V 기반 MCU 활용을 위한 SDK 및 SW 개발

- IDE(Integrated Development Environment), Compiler, Debugger 등 개발

- System SW 연동을 위한 SW 및 주요 응용을 위한 Reference SW 개발

- 응용플랫폼 지원을 위한 SDK 및 SW 개발

ㅇ 개발 제품의 해외시장 상용화 전략

- R&BD플랫폼과 연계한 해외시장 진출방안 제시

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 반도체 초강대국 달성 전략(`22), 지능형 반도체 산업역량 강화 전략(`21), 등의 주요 정책 및 구체적인 전략과 함께 비메모리 반도체 개발/내재화를 위한 정부 주도의 적극적인 투자가 진행 중임

ㅇ (기술적 측면) ARM CPU의 폐쇄적인 라이센스 정책과 비용 증가로 인해 세계 각국/기업들이 라이센스 비용이 없는 RISC-V를 기반으로 SoC/SW 개발을 시도하고 있으나 기능안전을 비롯한 관련 고품질이 요구되는 시대적 흐름에 맞추어 다양한 분야로 적용가능하도록 응용분야별 고신뢰성/고안전성 반도체 기술개발 지원이 필요함

ㅇ (시장적 측면) 개방형 표준인 RISC-V는 기존 CPU 아키텍처 대체재로 시장 규모가 급속히 확대될 수 있을 것으로 기대되고 있으며, 높은 시장 주목도와 글로벌 기업들의 적극적인 투자로 2024년도에는 10억 달러에 이를 것으로 전망되어 시장선점과 확보 측면에서 지원이 필요함

ㅇ (사회적 측면) 메모리 분야에 편중되어 있는 국내 반도체 산업 비중을 비메모리 반도체 산업으로의 확대와 안정적인 차세대 국내 공급망을 확보/구축하여 향후 미래 산업에 선제적으로 대응하기 위한 핵심기술 및 반도체의 내재화가 필요함

□ 활용분야

ㅇ 로봇, 모빌리티 등 다양한 분야에서의 범용(Low-End급) MCU 및 애플리케이션에 활용

- (예) 센서 신호 처리 및 제어, 등

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 3차년도: 각각 12개월)

ㅇ 정부지원연구개발비 : ‘24년 5억원 이내(총 정부출연금 15억원 이내)

ㅇ 주관연구개발기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

품목번호

수출연계-품목-05

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

암호화 가속기가 적용된 AP기능을 지원하는 지능형 결제단말기용 SoC및 SW기술

품목코드

(HSK10)

류

호

소호

통계부호

8

5

4

1

5

0

1

0

0

0

(TRL : [시작] 5단계 〜 [종료] 7단계)

1. 개념 및 개발내용

□ 개념

ㅇ 다중 결제 수단 (Magnetic Swipe Reader/Smart Card Reader/QR/NFC)을 지원 가능하며, 암호화 가속기가 내장된 AP 기능을 지원하는 PCI-PTS 인증 (Payment Card Industry-Payment Terminal Security) 지능형 결제단말기용 SoC 및 SW 기술

□ 개발내용

ㅇ AP 기능 지원을 위한 프로세서 코어 및 Subsystem 개발

ㅇ 다중 결제 기능 지원을 위한 컨트롤러 개발

- MSR/SCR/QR/NFC (ISO7811/ISO7816 class A,B,C/ISO 14443 Type A,B) 등 다양한 결제 방식의 I/O를 처리할 수 있는 컨트롤러 개발

ㅇ 카메라 인터페이스를 위한 MIPI CSI-2 PHY 개발

ㅇ TRNG를 포함하는 암호화 가속기 개발

ㅇ EMV L1/L2 및 PCI-PTS 보안 규격을 만족하는 결제단말기용 SoC 및 SW 기술 개발

ㅇ 개발 제품의 해외시장 상용화 전략

- R&BD플랫폼과 연계한 해외시장 진출방안 제시

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 결제단말기는 대부분 중국의 범용 AP에 결제방식에 따른 I/O를 개별 지원하는 discrete 형태로 개발되어 보안성 이슈가 존재하며, 향후 미중 무역 갈등으로 수급이 어려워 질 수 있어 정부 차원의 기술 개발 지원 필요

ㅇ (기술적 측면) 결제단말기용 SoC는 MSR/SCR/QR/NFC 등 다양한 국내외 결제 방식을 지원해야 하며, 고속 카메라 인터페이스 지원 및 보안 규격을 만족하기 위해 암호화 가속기가 내장된 형태의 통합형 SoC 기술 개발 필요

ㅇ (시장적 측면) 글로벌 시장의 걸제 단말기는 주로 중국에서 조립(제조)되지만 판매는 글로벌 시장에서 이루어지므로 국산 SoC의 글로벌 시장 진출 의의가 있으며, 국제 결제 표준을 지원하는 단말기로 전세계 시장 공략 가능

ㅇ (사회적 측면) 중국의 범용 AP 기반 결제단말기는 보안성 문제로 인해 다양한 사회적 문제를 야기할 수 있어, 결제의 신뢰성을 높일 수 있는 통합형 SoC 개발 필요

□ 활용분야

ㅇ 다중 결제 방식이 적용되는 지능형 결제단말기 시장

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 3차년도: 각각 12개월)

ㅇ 정부지원연구개발비 : ‘24년 5억원 이내(총 정부출연금 15억원 이내)

ㅇ 주관연구개발기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

품목번호

첨단SOC-품목-01

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술 □ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

DMT(Discrete Multi-Tone) 변조 기반 고속 인터페이스 기술개발

품목코드

(HSK10)

류

호

소호

통계부호

8

5

2

3

5

2

9

0

0

0

(TRL : [시작] 3단계 〜 [종료] 6단계)

1. 개념 및 개발내용

□ 개념

ㅇ 고속 통신 기술에 적용 중인 PAM(Pulse Amplitude Modulation) 기술 한계를 극복하기 위한 차세대 QAM(Quadrature Amplitude Modulation) 기술 기반 DMT 변조 고속인터페이스 IP 및 플랫폼 기술개발

□ 개발내용

ㅇ 채널특성에 강인한 QAM 변조를 이용한 OFDM 고속 통신 링크의 모델 개발

ㅇ Time-domain과 Frequency-domain 변환을 위한 고속 FFT 및 IFFT 개발

ㅇ OFDM 신호전송을 위한 고속 Time-interleaved ADC, DAC 개발

ㅇ 채널 손실 복원을 위한 채널 코딩 기술 및 Equalizer, 보정 기술개발

ㅇ 다양한 응용을 위한 DSP 기반 IP 및 설계/검증 플랫폼 기술개발

ㅇ OFDM 고속 인터페이스를 위한 송신부/수신부 IP 개발 및 검증 플랫폼 개발

ㅇ Backward Compatability를 위한 NRZ/PAM 변조기술 지원 기술개발

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 본 과제의 기획취지는 국내파운드리 포팅을 목표로 하는 초고속인터페이스IP 기술개발을 지원하기 위함으로, 초고속 인터페이스 기술은 앞으로도 높은 기술 수요 및 기술 발전이 지속적으로 요구되지만 해외 의존도가 높고 시장 진입 장벽이 높은 분야로 정부 지원을 통해 경쟁력 있는 국내 기반 기술 확보 및 산업 생태계 조성이 기대됨

ㅇ (기술적 측면) 해외 기술 의존도가 높은 고속 인터페이스 분야에서 차세대 원천 기술 개발을 통해 고속 인터페이스 IP 확보 및 국산화/수입대체가 가능하고 국내 비메모리 반도체 산업의 경쟁력 향상이 기대됨

ㅇ (시장적 측면) 고속 인터페이스 시장은 고속 메모리 저장장치, 인공지능, 데이터 전송 등의 시장에서 필수기술이며, 향후 높은 시장성장 예상됨

ㅇ (사회적 측면) 인공지능 기술 혁명의 대두와 함께 향후 급성장 하고 있는 인공지능 시스템, 빅데이터, 하이퍼스케일 데이터센터 산업 등에서 반드시 필요/요구되는 고속 데이터 인터페이스 기술의 차세대 기술선점에 대한 필요성이 있음

□ 활용분야

ㅇ 고속 저장장치, 고속 데이터 통신, 인공지능반도체 등

3. 지원기간/예산/추진체계

ㅇ 기간 : 57개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 5차년도: 각각 12개월) (1단계 33개월, 2단계 24개월)

ㅇ 정부지원연구개발비 : ‘24년 8억원 이내(총 정부출연금 50.7억원 이내)

ㅇ 주관연구개발기관 : 비영리기관

ㅇ 기술료 징수여부 : 징수

품목번호

첨단SOC-품목-02

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

멀티프로토콜 고속 인터페이스 PHY 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

5

2

3

5

2

9

0

0

0

(TRL : [시작] 5단계 〜 [종료] 7단계)

1. 개념 및 개발내용

□ 개념

ㅇ 고속 직렬 인터페이스의 물리 계층에서 다양한 표준을 만족할 수 있도록 PMA layer를 구성하고, 다수의 표준을 만족할 수 있도록 세부적인 재구성 및 조정 기능을 갖는 멀티프로토콜 고속 인터페이스 PHY 기술을 개발

□ 개발내용

ㅇ Multi-protocol Transmitter 설계기술 개발

ㅇ Multi-protocol Receiver 설계기술 개발

ㅇ Wide-range, Low-jitter PLL 설계기술 개발

ㅇ Highly Configurable Equalizer 설계기술 개발

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 본 과제의 기획취지는 국내파운드리 포팅을 목표로 하는 초고속인터페이스IP 기술개발을 지원하기 위함으로, 다양한 표준에 대응할 수 있는 고속 인터페이스 IP 개발을 통하여 미세공정 활용으로 급증하고 있는 SoC 개발 시간/비용을 절감할 수 있으며, 이를 통하여 국내 팹리스 기업의 경쟁력 강화 및 파운드리 산업의 수요 창출 확대 가능

ㅇ (기술적 측면) 고속 인터페이스 IP는 첨단 SoC 제품을 개발할 때 반드시 필요한 기술이며, 저전력 및 고속 동작 기술 구현을 통하여 재품 국산화 및 기술의 자립기반 구축/확대 가능

ㅇ (시장적 측면) 고속 인터페이스 기술은 고속 메모리 저장장치, 데이터 통신, 정보전달, 인공지능 반도체 등으로 연평균 15% 이상의 시장 성장이 전망됨

ㅇ (사회적 측면) 반도체 설계 IP 시장 중 고속 인터페이스 IP의 개발과 시장 공급은 중소 팹리스기업이 시장을 주도하고 있기 때문에 파운드리와 중소 팹리스 기업을 공유하는 생태계 구축이 필요함

□ 활용분야

ㅇ 인공지능반도체, 고속 데이터 통신, 유선데이터 장치, 고속 메모리 저장장치 등

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 3차년도: 각각 12개월

ㅇ 정부지원연구개발비 : ‘24년 9.5억원 이내(총 정부출연금 34.9억원 이내)

ㅇ 주관연구개발기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

품목번호

첨단SOC-품목-03

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

MIPI 표준을 지원하는 고속 A-PHY 인터페이스 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

5

2

3

5

2

9

0

0

0

(TRL : [시작] 5단계 〜 [종료] 7단계)

1. 개념 및 개발내용

□ 개념

ㅇ MIPI 얼라이언스에서 자동차용 고속 인터페이스 표준규격으로 제정/공급하고 있는 A-PHY 인터페이스에 대하여 자동차 적용이 가능하도록 ISO26262 및 ASIL 대응기술을 포함하여 A-PHY 고속 직렬 인터페이스 기술 개발

□ 개발내용

ㅇ MIPI A-PHY 표준기반의 기능안전성 구조연구

ㅇ 초저 Latency 및 노이즈 강건성 구조 개발

ㅇ ISO-26262 및 ASIL 대응기술 개발

ㅇ MASS(MIPI Automotive SerDes Solution) 프레임워크 기반 SerDes 구조/회로 개발

ㅇ MIPI A-PHY 고속 인터페이스 및 검증 플랫폼 개발/구축

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 본 과제의 기획취지는 국내파운드리 포팅을 목표로 하는 초고속인터페이스IP 기술개발을 지원하기 위함으로, 다양한 표준에 대응할 수 있는 고속 인터페이스 IP 개발을 통하여 미세공정 활용으로 급증하고 있는 SoC 개발 시간/비용을 절감할 수 있으며, 이를 통하여 국내 팹리스 기업의 경쟁력 강화 및 파운드리 산업의 수요 창출 확대 가능

ㅇ (기술적 측면) 고속 인터페이스 IP는 첨단 SoC 제품을 개발할 때 반드시 필요한 기술이며, 저전력 및 고속 동작 기술 구현을 통하여 재품 국산화 및 기술의 자립기반 구축/확대 가능

ㅇ (시장적 측면) 자동차에 활용되고 있는 전장 인터페이스의 거의 대부분이 MIPI 표준을 적용하고 있으며, 부족한 장거리 전송규격의 측면에서도 MIPI 표준을 기본적으로 지원하는 것이 시장진입에 유리한 부분이 있음

ㅇ (사회적 측면) 반도체 설계 IP 시장 중 고속 인터페이스 IP의 개발과 시장 공급은 중소 팹리스기업이 시장을 주도하고 있기 때문에 파운드리와 중소 팹리스 기업을 공유하는 생태계 구축이 필요함

□ 활용분야

ㅇ 자동차용 블랙박스, 후면카메라, SVM시스템, 라이다, 레이더 등의 인터페이스

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 3차년도: 각각 12개월

ㅇ 정부지원연구개발비 : ‘24년 9.5억원 이내(총 정부출연금 34.9억원 이내)

ㅇ 주관연구개발기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

품목번호

첨단SOC-품목-04

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

차세대 HPC SoC Architecture 및 Design 플랫폼 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

5

2

3

5

2

9

0

0

0

(TRL : [시작] 5단계 〜 [종료] 7단계)

1. 개념 및 개발내용

□ 개념

ㅇ HPC(High Performance Computing) SoC의 완성도 및 설계 효율을 극대화하기 위한 아키텍처와 디자인플랫폼 개발

ㅇ 국내 파운드리 첨단미세공정(4/5nm급)에 최적화된 HPC SoC향 디자인플랫폼 확보

□ 개발내용

ㅇ HPC향 미세공정(4/5nm급) SoC Architecture 설계

- HPC향 고성능 Computing Cluster 및 H/W 가속기를 수용할 수 있는 고대역폭의 Cache-coherent on-chip Bus 및 Memory Subsystem 구성 (예 : NoC, LPDDR5X, GDDR6/7, HBM3, 등)

- 대용량/고성능 Storage 및 Network Interface를 지원하기 위한 Advanced Wired Connectivity 지원 (예: PCIe Gen5/6, 400/800G Ethernet, 등)

ㅇ Multi Cluster CPU의 병렬 처리와 대용량 데이터 처리를 지원하는 플랫폼

ㅇ HPC SoC 플랫폼 기반 Integration, Verification을 위한 설계/검증 자동화 프레임워크 개발

- SoC Platform 선행 설계 및 이에 최적화된 SoC Integration/Verification 자동화

ㅇ 수요기업(팹리스) 참여를 통한 SoC Platform의 Integration 및 Verification 자동화 프레임워크를 통한 검증 필수

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) AI 기술의 확산과 함께 서버향 HPC SoC 시장은 급성장하는 데 반해 국내 기술 및 사업 기반은 취약하여, HPC SoC향 Design 플랫폼 확보를 통해 본 사업의 목적인 디자인하우스에 대한 지원 및 시스템반도체 생태계 강화에 기여

ㅇ (기술적 측면) 첨단 HPC SoC는 Memory I/F 및 PCIe Gen5/6, 112G SerDes와 같은 고가의 IP 적용이 필요하며 기능/전기적 특성 만족을 위한 설계 난이도가 급격히 증가하여, SoC Platform과 같이 미리 설계/검증된 SoC 설계방법론을 통해 Silicon 성공 확률을 높게 하고, 설계 시간/비용 급격히 낮출 수 있음

ㅇ (시장적 측면) HPC 시장 전망은 2026년까지 전체 파운드리 시장이 1,500억 달러까지 성장할 것이고, 그 시장 중 HPC 응용이 36%를 차지할 것 예상됨. 국내 Fab.을 사용하려는 국내외 기업들이 지속적인 HPC향 SoC 개발을 로드맵을 가지고 있어 국내 팹리스-파운드리 생태계 발전에 기여 가능

ㅇ (사회적 측면) 빅데이터 처리, 가상현실, 딥러닝, 자율 주행 등 높은 데이터 연산 처리 능력에 대한 수요가 증가하면서 HPC(High Performance Computing) SoC 활용 분야가 증가하고 있음. HPC SoC 설계 및 자동화 프레임워크 개발 관련 고급 인력 직접고용 및 국내 스타트업 및 Fabless 업체 설계인력 간접고용 효과 가능

□ 활용분야

ㅇ AI 서버 및 고성능 빅데이터 서버용 반도체 개발의 설계 플랫폼으로 활용

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 3차년도: 각각 12개월

ㅇ 정부지원연구개발비 : ‘24년 9억원 이내(총 정부출연금 33억원 이내)

ㅇ 주관연구개발기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

품목번호

첨단SOC-품목-05

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

첨단시스템반도체 설계를 위한 공용 플랫폼 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

5

2

3

5

2

9

0

0

0

(TRL : [시작] 5단계 〜 [종료] 7단계)

1. 개념 및 개발내용

□ 개념

ㅇ 오토모티브 및 고속인터페이스 등의 시스템반도체 설계를 위해 공통적으로 확보해야 하는 고가의 IP들을 통합하여 공용성을 갖춘 기본 설계 플랫폼으로 검증 및 칩 제작에 활용할 수 있는 공통 플랫폼 기술

□ 개발내용

o 기본 설계 구조를 구성하는 고성능 IP 확보 및 통합 기술 개발

o 첨단시스템반도체 기능을 구현한 코어의 개방형 인터페이스/버스 기술 개발

o 공통 플랫폼에 3자 구현 코어의 보안성 제공 기술 개발

o 공용 플랫폼과 3자 구현 코어의 설계 검증 환경 기술 개발

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 높은 비용과 시간이 필요한 설계과정에서의 효율성 증대를 위해 설계 플랫폼 개발을 지원하여 본 사업의 목적인 디자인하우스에 대한 지원 및 시스템반도체 생태계 강화에 기여

ㅇ (기술적 측면) 첨단 시스템반도체는 빅데이터를 전송 및 처리하기 위한 고속 인터페이스 IP, Rich-OS 구동용 CPU 및 주변 IP, 내부 데이터 전송을 위한 BUS 메트릭스 IP, 대용량 메모리 인터페이스 IP 등이 기본 구성으로 필요

ㅇ (시장적 측면) `25년 시스템반도체 시장규모 중 AI 반도체는 537억$로 17.3% 점유 예상되며, `30년 AI반도체는 1179억$로 CAGR은 21%로 높은 시장성장이 예상됨

ㅇ (사회적 측면) 빅데이터, 인공지능 분야 등 IP 개발에 있어 개발 시간 및 중복되는 IP 개발의 부담감을 줄일 수 있는 공용성의 기본 설계 플랫폼을 구현이 필요함

□ 활용분야

ㅇ 서버, IoT디바이스 및 자동차용 첨단 시스템반도체 설계 기업 설계 플랫폼으로 활용

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 3차년도 : 각각 12개월)

ㅇ 정부지원연구개발비 : ‘24년 9억원 이내(총 정부출연금 33억원 이내)

ㅇ 주관연구개발기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

품목번호

첨단SOC-품목-06

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

□ 원천기술 ■ 혁신제품

반도체 소자 및 시스템

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 □ 초격차

R&D 자율성트랙 유형

■ R&D 자율성트랙(일반) □ R&D 자율성트랙(지정)

품목명

In-system test (IST) 내장 차량용 반도체 SoC 플랫폼 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

5

2

3

5

2

9

0

0

0

(TRL : [시작] 5단계 〜 [종료] 7단계)

1. 개념 및 개발내용

□ 개념

ㅇ 자동차 온도, 압력, 속도 등 각종 정보를 측정하는 센서 및 전자제어장치 등의 상태 및 정보를 실시간으로 진단함으로써 자동차 기능 안전에 대한 고신뢰성을 갖는 오토모티브 프로세서 디자인 플랫폼 개발

□ 개발내용

ㅇ 오토모티브 프로세서 디자인플랫폼 개발

ㅇ 오토모티브 영상처리 및 NPU, CPU, GPU 등 기반 IST 솔루션 개발

ㅇ IST를 지원하는 오토모티브 프로세서 디자인플랫폼 기반 SoC 시제품 제작 및 검증

ㅇ 실시간 진단 기능을 지원하는 고신뢰성 오토모티브 프로세서 디자인플랫폼 개발 및 구현/검증

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 배출가스 규제 등 친환경 정책으로 전장 산업 등에 활용되는 오토모티브 프로세스의 주도권 유지에 중요한 차량용 반도체 SoC 플랫폼 개발지원을 통해 본 사업의 목적인 디자인하우스에 대한 지원 및 시스템반도체 생태계 강화에 기여

ㅇ (기술적 측면) 자율주행 레벨 4 및 5 수준에 도달하기 위해서는 메모리와 컴퓨팅 성능이 요구되며, 기능 안전 구현의 난이도 및 동작 신뢰성 보장이 어려워지고 있어 이러한 기술의 한계를 돌파해야 구현할 수 있는 기술임

ㅇ (시장적 측면) ′21년 오토모티브 프로세서 시장은 39억 달러에 이며, 2027년까지 17.2%로 성장하여 100억 달러에 달할 것으로 전망됨

ㅇ (사회적 측면) ADAS와 자율주행 자동차에 적용할 수 있는 기술 개발함으로써 운전자와 보행자 및 주변 환경의 안정성을 확보와 자율주행 레벨 성장하기 위해서는 오토모티브 프로세서 핵심 기술 확보가 필요함

□ 활용분야

ㅇ 자율주행, 항공, 우주, 의학 등 안전 및 고신뢰도가 요구되는 응용 분야

ㅇ 서버, IoT 디바이스 및 자동차용 첨단 시스템 반도체 설계 기업 설계 플랫폼으로 활용

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9개월, 2차년도 ~ 3차년도: 각각 12개월)

ㅇ 정부지원연구개발비 : ‘24년 9억원 이내(총 정부출연금 33억원 이내)

ㅇ 주관연구개발기관 : 중소·중견기업

ㅇ 기술료 징수여부 : 징수

품목번호

초격차반도체-품목-01

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술 □ 혁신제품

반도체 장비

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 □ 국제공동 R&D □ 원스톱형 □ 통합형 ■ 초격차

R&D 자율성트랙 유형

□ R&D 자율성트랙(일반) ■ R&D 자율성트랙(지정)

품목명

첨단 패키징 초격차 실현을 위한 글로벌 기술협력

품목코드

(HSK10)

류

호

소호

통계부호

8

4

8

6

4

0

2

0

1

0

(TRL : [시작] 2단계 〜 [종료] 5단계)

1. 개념 및 개발내용

□ 개념

ㅇ 첨단 패키징 글로벌 기술 및 성과확산 연구개발 플랫폼 구축

□ 개발내용

① 첨단 패키징 원천기술 확보방안 마련 및 해외기술의 국내 확산을 위한 기술교류

- 총괄워크숍 및 기\관별 협업체계구축

- 미국 SRC (Semiconductor Research Corporation) 협업체계 구축을 통한 한⸱미 글로벌 기술협력 과제의 성과관리

② 첨단 패키징 분야 기술로드맵 구축 및 시장동향 분석

- 첨단 패키징 국제협력 추진 세부전략 수립

③ 첨단 패키징 기술의 성능평가⸱검증을 위한 평가 스펙도출 및 수요기업 자문연계

④ 세부 과제의 자체평가를 위한 Test Wafer 확보방안 마련

- 세부 과제별 Test Wafer 요구 Spec. 파악 및 공급기준 및 절차수립

- 국내외 Test Wafer 제작 기관 연계 및 협력 추진

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 패키징 기술은 신흥·핵심기술에 대한 선도적인 투자 분야로 미래 전략산업의 차세대 경쟁력 창출로 국가 차원의 지원이 요구되고 있으며, 중소중견기업 중심으로 구성되어 있는 패키징 소부장 기업의 기술 경쟁력 확보를 위해 정부 지원이 시급

ㅇ (기술적 측면) 첨단 패키지 기술을 통해 반도체 전 공정 집적도 한계에 따른 실장 면적 문제, 불량으로 인한 수율 저하 등의 문제 해결 기대

ㅇ (시장적 측면) 국내기업은 Low-end 기술 기반의 저수익 사업군에 집중된 상황에서 대만 및 중국기업이 위협하고 있어 기술 고도화를 통한 글로벌 시장 선점이 필요

ㅇ (사회적 측면) 첨단 패키징 기술은 메모리 반도체 이외 시스템 반도체 영역에서도 우리나라 글로벌 시장 점유율 확대 및 주도권 강화가 가능

□ 활용분야

ㅇ AI모듈, 차량용 반도체, HPC 등 전기전자 분야

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9 개월, 2~3차년도 : 각각 12 개월)

ㅇ 정부지원연구개발비 : ‘24년 5억원 이내(총 정부출연금 11 억원 이내)

ㅇ 주관연구개발기관 : 비영리기관

ㅇ 기술료 징수여부 : 비징수

품목번호

초격차반도체-품목-02

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술 □ 혁신제품

반도체소자및시스템

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 ■ 국제공동 R&D □ 원스톱형 □ 통합형 ■ 초격차

R&D 자율성트랙 유형

□ R&D 자율성트랙(일반) ■ R&D 자율성트랙(지정)

품목명

Glass Interposer 기반 2.5D 고속인터페이스 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

5

4

2

9

0

0

0

0

0

(TRL : [시작] 2단계 〜 [종료] 5단계)

1. 개념 및 개발내용

□ 개념

ㅇ 서버용 고성능 GPU, 메모리 또는 고속 AP, 메모리 등 고집적 2.5D 및 칩렛 첨단 반도체 부품을 위한 Interposer 기판의 대면적화에 따라 Si 기판 대비 낮은 비용에 대면적 구현이 가능한 Glass Interposer 기판 기술

□ 개발내용

ㅇ 미세 배선이 가능한 Glass Interposer 기판 기반의 저전력, 고속 2.5D Die-to-Die 인터페이스 기술 개발을 통해 첨단 반도체 패키징 기반 기술 확보

- 고속인터페이스를 위한 Glass Interposer 및 패키징 기술 개발

- 라미네이션 기반 양면 다층 공정 기술 개발

- Glass 기판 기반 미세 배선 공정 기술 개발

- 상용 칩렛 인터페이스 규격 대응 가능 저전력 송수신 IP 개발

- 고속인터페이스를 위한 Glass Interposer 설계 및 모델링 분석기술 개발

- 고속인터페이스 응용을 위한 저전력 송수신기 개발 및 검증

- 칩렛 레벨의 고속인터페이스 구동 검증

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 미국, 독일, 일본의 선진 기업 및 기관에서는 Corning, Schott, AGC 등 소재 기업을 필두로 Glass를 Interposer로 활용하기 위한 연구를 10년 이상 지속 수행 하였으나, 국내의 경우 상대적으로 PCB (Organic) 기반 산업에 강점이 많고, Handling에 대한 어려움으로 인해 상대적으로 Glass 기판을 활용한 패키지 연구가 매우 미미하였음

ㅇ (기술적 측면) 2.5D/3D 고집적 칩렛 패키지 기술은 첨단 반도체 개발을 위한 핵심 요소기술로, Glass Interposer 기술은 대면적화가 가능하면서 미세 패턴 구현에 유리하여, 첨단 반도체 패키징에 널리 적용될 것으로 기대되고 있음.

ㅇ (시장적 측면) 2.5D/3D 패키징 기술이 적용되는 제품군이 확대 되고 있어 향후 응용 제품 전체 시장은 2030년 기준 약 80조원에 이르고, Interposer 기판 시장은 약 2조원에 다를 것으로 예측됨.

ㅇ (사회적 측면) 첨단 반도체 패키징 기술은 빅데이터, AI, 자율 주행, VR 등 경제적, 사회적 파급효과가 큰 첨단반도체 제조에 있어 필수 불가결한 기술로, 패키징 기술 확보에 따라 기술 주도권 확보 여부가 달려있어 연구개발 지원 필요함.

□ 활용분야

ㅇ 빅데이터 서버, AI, 자율주행, VR 등 첨단 반도체 활용 분야

ㅇ 인터포저 기반 2.5D 첨단 반도체 패키지 기판

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9 개월, 2~3차년도 : 각각 12 개월)

ㅇ 정부지원연구개발비 : ‘24년 19.3 억원 이내(총 정부출연금 38.3 억원 이내)

ㅇ 주관연구개발기관 : 제한없음

ㅇ 기술료 징수여부 : 징수

ㅇ 기 타 : 해외기관 참여 필수

품목번호

초격차반도체-품목-03

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술 □ 혁신제품

반도체 장비

-

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 ■ 국제공동 R&D □ 원스톱형 □ 통합형 ■ 초격차

R&D 자율성트랙 유형

□ R&D 자율성트랙(일반) ■ R&D 자율성트랙(지정)

품목명

잉크젯 프린터를 이용한

저가형 유기 RDL 인터포저 기술개발

품목코드

(HSK10)

류

호

소호

통계부호

8

4

8

6

4

0

2

0

1

0

(TRL : [시작] 2단계 〜 [종료] 5단계)

1. 개념 및 개발내용

□ 개념

ㅇ 실리콘 및 유리 인터포저의 고가 TSV 공정이 필요 없는 유기 RDL 인터포저를 직접 프린팅 방식으로 제작함으로써 저밀도 및 대면적 패키지에 활용 가능한 기술

□ 개발내용

ㅇ 미세선폭의 전도성 잉크 프린팅을 위한 프린팅 기술 개발

ㅇ 대면적 프린팅 공정을 위한 프린터 헤드 균일도 향상 기술 개발

ㅇ 재배선층의 전도성 잉크 프린팅을 위한 고점도용 구리(Cu) 잉크 개발

ㅇ 고전압 멀티채널 드라이버 기술 개발

ㅇ 재배선층을 위한 패키지 기판 위에 금속 배선 및 절연체 프린팅 기술 개발

ㅇ Laser-assist 기반의 금속 비아 기술 및 마이크로 범퍼를 위한 프린팅 공정 기술 개발

ㅇ 직접 프린팅 된 재배선 인터포저를 이용한 대면적 패키징 기술 개발

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 반도체 프로세서, 반도체 메모리 등의 결합방식이 응용제품마다 다르므로 다양한 형태의 RDL을 다품종·소량 맞춤 생산에는 중소중견기업이 적합하며, 이러한 중소중견기업의 기술력 확보를 위한 정부 지원이 시급함

ㅇ (기술적 측면) 노광 및 식각 공정이 필요 없는 직접 프린팅 방식으로 RDL 인터포저의 배선 및 절연층을 제작함으로써, 저밀도 및 패널 레벨의 대면적 패키지에 활용 가능함

ㅇ (시장적 측면) 고가의 실리콘 인터포저는 고밀도 및 고성능 패키지로 활용하고, 유기 RDL 인터포저는 저가 소재와 공정을 사용하여 저밀도 패키지에 활용 가능함

ㅇ (사회적 측면) 비접촉식 인쇄 공정은 에너지 사용 및 폐기되는 재료의 소모량이 기존 진공/노광 공정에 비해 30% 이상 감소할 수 있는 친환경 기술임

□ 활용분야

ㅇ 반도체 외주조립·테스트 후공정 기술로써 시스템 반도체 2.xD 이종집적 패키징

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9 개월, 2~3차년도 : 각각 12 개월)

ㅇ 정부지원연구개발비 : ‘24년 19.3 억원 이내(총 정부출연금 38.3 억원 이내)

ㅇ 주관연구개발기관 : 제한없음

ㅇ 기술료 징수여부 : 징수

ㅇ 기 타 : 해외기관 참여 필수

품목번호

초격차반도체-품목-04

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술 □ 혁신제품

반도체 장비

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 ■ 국제공동 R&D □ 원스톱형 □ 통합형 ■ 초격차

R&D

자율성트랙 유형

□ R&D 자율성트랙(일반) ■ R&D 자율성트랙(지정)

품목명

2.xD 고성능 시스템 반도체용 고밀도 인터포저 및 브릿지 다이 기술개발

품목코드

(HSK10)

류

호

소호

통계부호

8

4

8

6

4

0

2

0

1

0

(TRL : [시작] 2단계 〜 [종료] 5단계)

1. 개념 및 개발내용

□ 개념

ㅇ 첨단 2.xD 이종집적 패키징 기술은 시스템 반도체 핵심기술로, 고집적 인터포저 및 브릿지 다이 기술을 접목한 고성능 반도체 후공정 제조기술

□ 개발내용

ㅇ 고밀도 인터포저 및 브릿지 다이의 기초 연구, 설계, 시뮬레이션 기술 개발

ㅇ 선진 인프라 활용 인터포저 및 브릿지 다이 제조 위한 요소 공정 기술 개발

ㅇ 인터포저 및 브릿지 다이 적용 2.xD 패키지의 시제품 제작, 신뢰성 평가 및 성능 검증 개발

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 이종집적 반도체 패키징은 시스템 반도체 산업 핵심기술로 인텔(美)의 EMIB, Foveros와 TSMC(대만)의 CoWoS, CoWoS-L 등의 기술로 세계 시장 선도

ㅇ (기술적 측면) 고성능 시스템 반도체 첨단패키징 기술선도 위해 요구되는 2.xD 고밀도 실리콘/Glass 인터포저 및 브릿지 다이 기반 기술로 국제협력 통한 내재화 필수

ㅇ (시장적 측면) 2.xD/3D 첨단 반도체 패키지 관련 시장 매년 20% 이상 급성장하는 추세로 수요 및 그 활용범위도 커질 것으로 기대

ㅇ (사회적 측면) 이종집적 패키징 기술은 복합적으로 연계되는 고부가가치 반도체 후공정 산업 핵심기술로 소부장 기술과 융합적 고도화를 통한 기술 경쟁력 확보 시급하고 자립화를 위해 전문 중견기업 육성 필요

□ 활용분야

ㅇ 인공지능 반도체로 고성능 컴퓨팅, 데이터 센터, 자율주행차, 로봇 등 다양한 분야

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9 개월, 2~3차년도 : 각각 12 개월)

ㅇ 정부지원연구개발비 : ‘24년 19.3 억원 이내(총 정부출연금 38.3 억원 이내)

ㅇ 주관연구개발기관 : 제한없음

ㅇ 기술료 징수여부 : 징수

ㅇ 기 타 : 해외기관 참여 필수

품목번호

초격차반도체-품목-05

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술 □ 혁신제품

반도체장비

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 ■ 국제공동 R&D □ 원스톱형 □ 통합형 ■ 초격차

R&D

자율성트랙 유형

□ R&D 자율성트랙(일반) ■ R&D 자율성트랙(지정)

품목명

전기화학 식각 기술 기반 하이브리드 본딩 패드 디싱 제어 및 CMP 하이브리드 연마 기술 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

4

8

6

4

0

2

0

1

0

(TRL : [시작] 2단계 〜 [종료] 5단계)

1. 개념 및 개발내용

□ 개념

ㅇ 비접촉식으로 Cu 식각을 나노스케일로 조절 가능한 전기화학 식각 공정 통해 기존 CMP 공정 보완하여 dishing과 같은 물리적 손상 없는 Cu 연마공정 기술 개발

□ 개발내용

ㅇ 전기 식각 공정 대응 Cu 박막 기초 연구

ㅇ 전기화학적 변수 조절 통한 박막의 물성에 따른 식각 특성 조절 기술 개발

ㅇ 패키지용 배선 형성을 위한 전기 식각 공정 설계

ㅇ 대면적 저비용 연마 공정 실현을 위한 전기화학 식각과 CMP의 복합 공정 개발

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 전기 식각 기술을 기반으로 한 반도체 본딩 패드 디싱 제어 및 연마 하이브리드 기술은 반도체, 디스플레이 및 IOT 가전 등의 분야에 적용되는 기술로 정부 정책과 부합

ㅇ (기술적 측면) 패키지 기술별 세분화된 분석, 요소 기술 및 개발 동향 제시 등을 통해 국내 업체의 Low-end 기술 기반 중심에서 탈피하여 기술 고도화 R&D 수행을 위한 기획 및 성과 도출과 고부가가치 사업화 절실

ㅇ (시장적 측면) 첨단 패키지 시장은 2020년 304억 달러 규모에서 연 평균 8%의 성장률(2021년: 16%)로 2026년에는 459억 달러 전망됨.

ㅇ (사회적 측면) 첨단 패키지에 대한 글로벌 기업·기술 동향 분석을 통한 명확한 국내 기술 수준 제시와 기술별 세분화를 통한 요소기술 분석이 필요하며, 국내 업체 현황을 고려한 기존 패키지 기술과 첨단 패키지 기술 개발을 위한 ‘Two-Track형’방안 수립 및 지원 필요

□ 활용분야

ㅇ TSV 형성 공정, 반도체 패키징용 재배선 공정, 하이브리드 본딩 패드 형성 공정

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9 개월, 2~3차년도 : 각각 12 개월)

ㅇ 정부지원연구개발비 : ‘24년 19.3 억원 이내(총 정부출연금 38.3 억원 이내)

ㅇ 주관연구개발기관 : 제한없음

ㅇ 기술료 징수여부 : 징수

ㅇ 기 타 : 해외기관 참여 필수

품목번호

초격차반도체-품목-06

산업

기술

분류

중분류Ⅰ

중분류Ⅱ

품목유형

■ 원천기술 □ 혁신제품

반도체소자및시스템

융합유형

□ 산업고도화형 □ 사회문제해결형 □ 신산업창출형 ■ 해당없음

해당여부

□ IP R&D연계 □ 표준연계 □ 디자인연계 □ BI연계 □ 경쟁형R&D □ 복수형 R&D □ 국가핵심기술 □ 서비스형 □ 안전과제 □ 탄소중립 ■ 국제공동 R&D □ 원스톱형 □ 통합형 ■ 초격차

R&D

자율성트랙 유형

□ R&D 자율성트랙(일반) ■ R&D 자율성트랙(지정)

품목명

3D Multi Die의 이종접합 패키지구조에서 열적-기계적-전기적 변형에 대한 해석 기술 개발

품목코드

(HSK10)

류

호

소호

통계부호

8

5

4

2

9

0

0

0

0

0

(TRL : [시작] 2단계 〜 [종료] 5단계)

1. 개념 및 개발내용

□ 개념

ㅇ 다양한 크기, 재료, 공정 조건, 제조 기술 등 복합적인 요소들을 고려해야 하는 이종 접합 패키지의 설계를 위하여 열적, 기계적 및 전기적 사항을 고려한 정교한 모델링 및 시뮬레이션 해석 기술의 개발.

□ 개발내용

ㅇ 이종접합 패키지 Architecture 확보

ㅇ 전기적, 기계적 및 열적 해석을 포함하는 전산모사 기술 개발

ㅇ 대면적 폼펙터를 갖는 2.5D 이종접합 패키지를 위한 워피지 측정 및 해석 기술개발

ㅇ 열-전기-기계 연성 해석을 통한 다중 물리계 해석 기법 확보

ㅇ 이종접합 패키지의 발열 기능 및 온도 측정을 위한 2.5D 인터포저 기반 Thermal Test Chip 개발

2. 지원 필요성

□ 지원 필요성

ㅇ (정책적 측면) 해석기술 개발을 위해서는 전문적인 기술과 관련 분야에 대한 이론적 지식을 기반으로 하며 실제품 측정값과 비교 검증을 통하여 Simulation 기술을 증진시키고 관련된 측정기술을 동반하여 개발하여야 함

- 이에 따라 전산 모사를 위한 핵심 기술 개발은 단기간에 이루어지지 않으며, 장기간 연구가 필요함에 따라 정부 지원이 반드시 필요함

ㅇ (기술적 측면) 3D 패키지는 다양한 물질이 복잡한 구조로 결합되어, Crack, 박리, TSV void 및 깨짐 등 신뢰성을 저하하는 문제점이 발생하며, 작용하는 메커니즘의 규명에 어려움이 있음

- 따라서 전산 시뮬레이션을 기반한 다층 multi-die로 이루어진 3D 적층 패키지 해석 기술이 필수적임

ㅇ (시장적 측면) 패키지 기술을 선도하는 선진 연구소들은 미국, 유럽, 싱가포르 등에서 국가적인 규모로 대규모 기술 개발을 추진하고 있어 국내에서도 규모의 경쟁력을 가질 수 있도록 지원 체계 및 연구 조직을 갖출 필요가 있음

ㅇ (사회적 측면) 첨단 반도체 패키징 기술은 빅데이터, AI, 자율 주행, VR 등 경제적, 사회적 파급효과가 큰 첨단반도체 제조에 있어 필수 불가결한 기술로, 패키징 기술 확보에 따라 기술 주도권 확보 여부가 달려있어 연구개발 지원 필요함

□ 활용분야

ㅇ 2.5D / 3D 첨단 반도체 패키징 설계

ㅇ 이종 접합 패키징 설계 및 해석 EDA (전자설계자동화)

3. 지원기간/예산/추진체계

ㅇ 기간 : 33개월 이내 (1차년도 개발기간 : 9 개월, 2~3차년도 : 각각 12 개월)

ㅇ 정부지원연구개발비 : ‘24년 19.3 억원 이내(총 정부출연금 38.3 억원 이내)

ㅇ 주관연구개발기관 : 제한없음